1.2.1 功率半导体器件寄生参数

功率半导体器件是电力电子变换器的核心器件，是电能高效产生、传输、转换、存储和控制的关键。功率半导体器件包括芯片以及封装。图1-4展示了一种典型的运用于实际工程中的完整功率半导体器件内部结构，包括芯片、基板（Direct Bonding Copper，DBC）、互连材料（如焊料、键合线）、密封材料（如灌封胶）、外壳等组成部分。功率器件完整结构是通过对半导体芯片进行封装最终形成的。

首先功率半导体芯片，如二极管、MOSFET、IGBT，其内部PN结结构会引入寄生电容，这些电容可以通过半导体物理知识进行解析建模，通常芯片厂商也会通过测试在数据手册里给出具体数值。芯片内部寄生电容通常受到电压影响而不同，为压控非线性电容。此外，芯片内部由于存在互连金属，也会带来一定的寄生电感，但这些电感通常与外部封装和互连寄生电感比起来很小。

其次，封装是功率器件制程中非常重要且必需的工艺技术环节，对芯片起到互连、散热、绝缘、保护等作用，对器件的电气性能、可靠性有重要影响。封装所涉及的键合线、引线框架、基板、密封胶等材料会引入寄生电阻、寄生电感以及寄生电容，下面将分别介绍。

功率器件封装带来的寄生电阻一般由三部分组成：引线框架电阻、键合线电阻以及芯片与基板焊接层电阻。英飞凌公司在其规格为1200V/3600A高性能IGBT模块FZ3600R12KE3的数据手册中标注了由上述封装材料引入的总寄生电阻值为0.12mΩ。可以推算，在电流为3600A时会产生0.43V的额外电压降。IGBT的通态电压降的典型值为1.7V。由封装引入的寄生电阻上的电压降大约占总压降的20%。因此，在一些大功率应用场景，功率模块寄生电阻带来的额外损耗不能轻易忽视。寄生电阻与电阻率和导体的长度成正比，与横截面积成反比。选择电阻率低的键合线，如铜线，并且尽可能缩短布线长度，增大单根键合线面积或者并联多根键合线都可降低寄生电阻。对于芯片与基板的连接层引入的寄生电阻，采用导电率更高的烧结银代替传统的焊料，也可进一步减少模块内部的寄生电阻。

功率器件封装带来的寄生电容在高压模块中受到较多关注，特别是对于高速器件，如SiC MOSFET，因存在较大的电压变化率，将会加剧寄生电容对于器件开关特性以及变换器系统工作的影响。以半桥模块拓扑为例，图1-5展示了由封装引入的寄生电容分布以及对应的等效电路。模块内部的正极铜层、输出铜层、负极铜层以及散热基板之间均存在寄生电容。正极与输出极寄生电容C₁₂、负极与输出极寄生电容C_2n分别与上下桥臂芯片并联，相当于增大了器件的输出电容，一定程度上会增大开关损耗。C_out为输出极对地电容，是共模噪声的传导路径主要构成部分之一，对共模噪声有重要影响。因此，减少封装寄生电容对于抑制共模电磁干扰（Electromagnetic Interference，EMI）有着重要的作用。参考文献[9]指出芯片功率回路的寄生电容主要由DBC陶瓷层的厚度决定的，陶瓷层越厚，寄生电容越小。但是，较厚的陶瓷层厚度会增加模块的热阻，降低散热能力。参考文献[10]通过减小SiC半桥模块输出铜层面积的方式减小了寄生电容，降低了器件在开关过程中产生的对地电流。参考文献[11]通过芯片倒装焊接技术降低了输出极对地电容，有效降低了共模EMI。上述模块均为传统的单层DBC结构形式。参考文献[12]提出了一种双层陶瓷基板结构，利用中间铜层屏蔽表面铜层与接地铜层直接的电场，进而大幅减少对地寄生电容。同样地，参考文献[13]提出一种COC（Chip-On-Chip）封装结构，将SiC芯片堆叠放置，两块DBC基板位于两侧，进而可利用中间铜层进行电场屏蔽，实现极低的输出极对地电容，达到抑制共模EMI的效果。实际上，对于不同的封装结构以及电路拓扑，功率器件中的寄生电容分布也并不相同。比如，在一些模块，也存在着芯片门极对散热基板的寄生电容，这需要结合具体应用对功率器件寄生电容进行建模分析，从而找到减少封装寄生电容的有效方法。

功率器件封装带来的寄生电感是现有研究中受到关注度最高的寄生参数。图1-6展示了单芯片构成的功率器件寄生电感分布以及等效电路。由封装互连金属引入的寄生电感有漏极电感L_d、共源电感L_s和驱动电感L_g。L_d一般来源于正功率端子、DBC铜层、焊接层材料。L_s一般来源于负功率端子、封装内部键合线。L_g一般来源于键合线及栅极引脚。不同位置的寄生电感对于功率器件的开关过程的影响各不相同。参考文献[14]指出漏极电感会在关断过程感应出瞬态电压，导致器件承受更高的电压应力。共源极寄生电感会降低开关速度，进而带来开关损耗的增大。当栅极寄生电感比较大而驱动电阻又比较小时，会造成驱动电压变化缓慢，影响开关时间，同时造成栅源过电压[15]。因此，为了更好地使用器件，尤其是具备高速开关能力的器件，发挥其高频特性，必须要减少封装产生寄生电感。对于低寄生电感的封装结构，已有大量的研究。根据结构特点可分为三种：改进引线键合结构、混合封装结构以及平面封装结构。传统引线键合结构因其工艺成熟、成本低的优势仍是目前Si基功率模块以及部分SiC基模块的主要互连形式，但往往会带来15nH以上的寄生电感。为降低寄生电感，改善型的引线键合结构被陆续提出，如铜夹型[16]，内部集成去耦电容型[17]，或者优化模块芯片布局[18]，可以将寄生电感降低到10～15nH左右。但是，引线键合结构因2D换流回路的限制，对于寄生电感的改善程度仍然有限。混合封装结构，可以在引线键合结构的基础上，将2D换流回路改进成3D换流回路，利用互感的抵消原理进一步减少寄生电感。参考文献[19]提出一种DBC与DBC混合封装的层叠功率模块结构，利用第二块DBC基板形成3D换流回路，将寄生电感降低到6.3nH。参考文献[20]提出一种柔性PCB与DBC混合封装的功率模块结构，利用同样的原理将回路寄生电感减小到0.79nH，实现了较大突破。平面封装可以通过固体垫片或焊料等方式实现芯片表面与其他平面结构互连，如PCB或DBC基板等。赛米控公司在2011年提出了一种SKiN型平面封装结构，通过银烧结技术将柔性PCB烧结到芯片表面源极，实现3D换流回路。基于SKiN技术设计出的1200V/400A的SiC功率模块，能够用将寄生电感减小到1.4nH[21]。此外，将功率芯片夹在双DBC之间的“三明治”型平面封装结构[22-23]，不仅可以降低模块寄生电感，也利于实现双面散热，减少模块整体热阻。

综上所述，功率器件封装带来的寄生参数会带来电流电压应力增加、开关损耗增加以及高频电磁干扰等系列问题。因此，减少封装寄生参数对于提高功率器件性能、增强系统稳定性和可靠性具有重要意义。除了关注寄生参数的绝对大小外，对于多芯片并联功率模块，也需要对各芯片回路寄生参数的对称性设计予以重视。由于封装结构导致的寄生参数不对称分布会影响电流在芯片间的均衡分配。不均衡的电流会使并联芯片间产生不对等的损耗、电压和电流应力，容易在某个芯片上形成更高的过冲应力。承受较高过冲电流的芯片可能会运行在安全工作区（Safe Operating Area，SOA）以外，进而引发失效。因此，为了模块能够安全运行，系统将被迫降额运行。参考文献[24]指出常用1200V IGBT功率模块的两芯片并联降额率约为15%，4芯片并联降额率达到19.6%。调整键合线布局[25]和长度[26]，优化引线框架结构[27]以及DBC布局[28]对于实现并联芯片回路的寄生电感均衡性设计都有一定作用。功率器件设计者可以根据实际应用场景，参考上述设计方法对模块进行综合设计。